|
||||
Меню:
Главная
Форум
Литература: Программирование и ремонт Импульсные блоки питания Неисправности и замена Радиоэлектронная аппаратура Микросхема в ТА Рубрикатор ТА Кабельные линии Обмотки и изоляция Радиоаппаратура Гибкие диски часть 2 часть 3 часть 4 часть 5 Ремонт компьютера часть 2 Аналитика: Монтаж Справочник Электроника Мощные высокочастотные транзисторы 200 микросхем Полупроводники ч.1 Часть 2 Алгоритмические проблемы 500 микросхем 500 микросхем Сортировка и поиск Монады Передача сигнала Электроника Прием сигнала Телевидиние Проектирование Эвм Оптимизация Автомобильная электроника Поляковтрансиверы Форт Тензодатчик Силовые полевые транзисторы Распределение частот Резисторные и термопарные Оберон Открытые системы шифрования Удк |
[59] А13 ЩАЦПи А14Ф (D9./; D9.2, см. рис. 8. It на ДМ ОЗУ. Как и в предыдущем случае, байт адреса столбца поступает на адресные входы всех микросхем памяти и записывается в них по отрицательному перепаду сигнала CAS с генератора тактовых импульсов. На этом адресная часть цикла чтения заканчивается. Высокий уровень сигнала R/W, поступающего от центрального процессора через дешифратор D36 (см. рис. 8.13) на все микросхемы памяти (оба сигнала W1 и W2 на ножках 9 и 10 D36 имеют высокий уровень), обеспечивает их работу в режиме "чтения". В этом случае через интервал времени, равный времени выборки относигельно сигнала CAS, содержимое адресуемой ячейки установится на выходах всех 16 микросхем ОЗУ. Выбранная из памяти информация поступает на два буферных регистра памяти (БРП1 и БРП2, соответственно D37 и D38), являющиеся буферами между микросхемами памяти и ШД ЦП. Буферные регистры имеют постоянный нуль на входе BP, поэтому управление регистрами осуществляется по входам ВК / и С, которые определяют режим приема или выдачи хранящейся в буфере информации. БРП принимают данные от микросхем памяти в течение действия высокого уровня сигнала приема информации в буферный регистр памяти (ПИБРП), поступающего на вход С с генератора тактовых импульсов (инвертированный сигнал С AS). Управление выдачей информации производится высоким уровнем сигнала разрешения выдачи на ШД (РВШД), формирующимся на D36 (выходы / / и 12) в соответствии с состоянием младшего разряда адреса выбираемой ячейки памяти. РВШД подается на БРП2, если АО - -1, и на управляющий вход БРП1, если АО = 0. Таким образом, на шину данных центрального процессора поступает информация из адресуемой центральным процессором ячейки памяти одного из двух массивов ОЗУ (ОЗУ! или ОЗУ2). На этом цикл чтения заканчивается. Заметим, что ОЗУ/ реализовано на D16 - D24 и хранит информацию в ячейках с четными адресами; ОЗУ2 реализовано на D27 - D35 и хранит информацию ячеек памяти с нечетными адресами. Операция "Запись". Адресная часть цикла "Запись" аналогична адресной части цикла "Чтение". При этом наличие низкого уровня сигнала R/W во время процессорной фазы переводит один из массивов ОЗУ (ОЗУ! или ОЗУ2) в режим "записи". Выбор нужного массива осуществляется в зависимости от состояния разряда адреса АО ША ЦП. Как и в предыдущем случае, младший разряд поступает на вход дешифратора 036" и на него же приходит низкий уровень сигналов ЛЛГ.формируемого центральным процессором. На выходе D36 формируется либо сигнал записи в ОЗУ/ (W = 0), либо сигнал записи в ОЗУ (W = 0), соответственно при нулевом или единичном состоянии разряда АО. Запись байта данных в ОЗУ производится по сигналу CAS непосредственно с ШД ЦП. При этом сигнал РВШД на регистры БРП1 и БРП2 не поступает, в результате чего они находятся в третьем состоянии, т.е. выходы БРП1 и БРП2 отключены от ШД ЦП и микросхем памяти. По окончании адресной части цикла байт данных, выставленных центральным процессором на ШД, записывается в ОЗУ/ или ОЗУ2. Другое ОЗУ в это время находится в режиме чтения, что необходимо для его регенерации. Обращение дисплейного контроллера к оперативной памяти. ДК получает доступ к оперативной памяти во время отрицательной фазы импульсов v?0 (рис. 8.16). При этом все микросхемы памяти массивов ОЗУ/ и ОЗУ2 переводятся в ре- фП- - Рис. 8.16. Временные диаграммы обращения \ дисплейного контроллера jjg-] [ь жим считывания, при кагором дешифратор t D36 (см. рис. 8.13) заолокирован высоким £ЯI I. - уровнем 0 и ДК только считывает инфор- w II * мацию из оперативной памяти. Единичное воt состояние выходов D36 также отключают БРПI и БРП2 от шины данных. Высокий уродам -I 1вень ipl переключает МАДР на адреса, пос- t тупающие от ДК. Сначала к ША ОЗУ подклю чаются восемь разрядов ША ДК, соответствующих сигналу RAS. Эти разряды адреса ДК поступают на входы МАДР через промежуточный буферный регистр БРА (05). Включение БРА позволяет исключить возможные изменения адресов ДК на время приема этих разрядов адреса во внутренний адресный регистр микросхем памяти. После этого к ША ОЗУ подключаются остальные восемь разрядов адреса ША ДК, которые принимаются во внутренний адресный регистр по срезу сигнала С AS (рис. 8.16). Через время, равное времени выборки относительно сигнала С AS, 2 байт информации из адресуемых ячеек обоих массивов ОЗУ поступают на 16-разрядный регистр БРД (D39 - D40, см. рис. 8.13) и запоминаются в нем по фронту сигнала ПИБРД, поступающего с элемента 03/ генератора тактовых импульсов. На этом цикл обращения ДК к оперативной памяти заканчивается, в результате чего в регистре БРД хранится 16-разрядное слово, которе поступает в ДК для дальнейшей обработки. На вход SO и S1 БРД приходит положительный уровень импульсов 1, разрешающий в него запись. Заметим, что частота стробирующего сигнала ПИБРД составляет 2 МГц. Регенерация памяти. Микросхемы динамической памяти требуют 128 циклов регенерации. Это выражается перебором 128 возможных вариантов на адресных входах микросхем памяти по сигналу RAS, причем время перебора должно быть не более 2 мс. Особенности растрового принципа развертки изображения, а также особенности работы ДК при формировании изображения на экране ВКУ позволяют совместить регенерацию памяти с обращением ДК к оперативной памяти. ДК, формируя изображение на экране ВКУ. последовательно просматривает содержимое всех ячеек памяти выбранного блока видеоОЗУ. При этом счетчик адреса ДК генерирует все 128 комбинаций на разрядах АО - А6 ША ОЗУ. Таким образом, не требуется никаких специальных аппаратных и временных затрат для организации регенерации микросхем памяти. ВАРИАНТЫ ИСПОЛНЕНИЯ МОДУЛЯ Базовая модель компьютера имеет в своем составе модуль памяти и интерфейса с ОЗУ емкостью 32К байт. Память этого модуля построена на микросхемах К565РУ6, имеющих организацию 16Кх1 бит. Кроме микросхем памяти с такой организацией выпускаются элементы К565РУ5Д1 по 32Кх1 бит и К565РУ5 (А, Б, В, Г, Д) по 64Кх1 бит. Применение подобных микросхем позволяет организовать ОЗУ емкостью 64К байт или 128К байт. Чтобы обеспечить страничную организацию памяти, соответствующую данному объему ОЗУ. необходимо осуществить определенные соединения между контактами движкового выключателя, расположенного на модуле справа от массива микросхем памяти. Варианты замыканий и контактов для каждого исполнения модуля представлены ниже. Тип применяемых микросхем памяти: Замыкание между контактами выключателя SA К565РУ6 ........................... 5 - 6; 13 - 14 К565РУ5Д1 ...... .................. 3 - 4; 7 - 8; 11 - 12; 13 - 14 К565РУ5 ......................... 1 - 2; 7-8; 9 - 10; 15 - 16 Другое расположение переключателей может привести к сбою компьютера. ДИСПЛЕЙНЫЙ КОНТРОЛЛЕР ПЭВМ предназначена для оперативного вывода инсрормации на экране телевизионного приемника и обеспечивает формирование изображения в одном из следующих режимов: ГВР, ГСР. ГНР. АЦР (см. п. 3.3). Основные характеристики всех режимов приведены в табл. 3.2. Управление работой ДК осуществляется с помощью специального регистра РУП ДК. содержимое которого может изменять центральный процессор. Основные функциональные блоки ДК показаны на рис. 8.17 и описаны в последующих подразделах. Можно выделить две основные составные части ДК: видеогенератор и блок развертки изображения. Видеогенератор обеспечивает прием информации из оперативной памяти и ее преобразование для последующего вывода на телевизионный приемник. Блок развертки изображения осуществляет общее управление функциональными блоками ДК, вырабатывает все необходимые для этого синхронизирующие импульсы, а также импульсы кадровой и строчной синхронизации. Кроме того, блок развертки изображения обеспечивает формирование последовательности адресов ячеек оперативной памяти, перебираемых ДК при развертке изображения на экране телевизионного приемника. Регистр управления ДК. Регистр управления ДК (РУП ДК) - это восьмиразрядный регистр, к информационным входам которого подключены разряды адреса АО - А7 ША ЦП (рис. 8.18). Управление приемом информации в регистр осуществляется с помощью сигнала СРИР. Сигнал CP ИР формируется на выходе 12 дешифратора D7 (см. рис. 8.13) в случае, когда на восьми старших разрядах адреса А8 - А15 будет установлена комбинация С7 (11000111), т.е. при обращении центрального процессор по адресу С7ХХ младшие восемь разрядов адреса фиксируются в РУП ДК. Распределение функций между разрядами РУП ДК следующие: разряды РВИ обеспечивают управление переключением режимов вывода информации на экран; разряды ЭПС указывают номер отображаемой экранной полстраницы емкостью 2К байт в пределах экранной страницы емкостью 8К байт при ГНР и АЦР; разряды ЭС указывают номер отображаемой экранной страницы емкостью 8К байт в пределах оперативной памяти при ГСР и ГВР. Соответствующие программные переключатели указаны в табл. 8.6; ОЗУ, раз- |
Среды: Smalltalk80 MicroCap Local bus Bios Pci 12С ML Микроконтроллеры: Atmel Intel Holtek AVR MSP430 Microchip Книги: Емкостный датчик 500 схем для радиолюбителей часть 2 (4) Структура компьютерных программ Автоматическая коммутация Кондиционирование и вентиляция Ошибки при монтаже Схемы звуковоспроизведения Дроссели для питания Блоки питания Детекторы перемещения Теория электропривода Адаптивное управление Измерение параметров Печатная плата pcad pcb Физика цвета Управлении софтверными проектами Математический аппарат Битовые строки Микроконтроллер nios Команды управления выполнением программы Перехода от ahdl к vhdl Холодный спай Усилители hi-fi Электронные часы Сердечники из распылённого железа Анализ алгоритмов 8-разрядные КМОП Классификация МПК История Устройства автоматики Системы и сети Частотность Справочник микросхем Вторичного электропитания Типы видеомониторов Радиобиблиотека Электронные системы Бесконтекстный язык Управление техническими системами Монтаж печатных плат Работа с коммуникациями Создание библиотечного компонента Нейрокомпьютерная техника Parser Пи-регулятор ч.1 ПИ-регулятор ч.2 Обработка списков Интегральные схемы Шина ISAВ Шина PCI Прикладная криптография Нетематическое: Взрывной автогидролиз Нечеткая логика Бытовые установки (укр) Автоматизация проектирования Сбор и защита Дискретная математика Kb радиостанция Энергетика Ретро: Прием в автомобиле Управление шаговым двигателем Магнитная запись Ремонт микроволновки Дискретные системы часть 2 | ||