РЕГИСТР СТАТУСА И УПРАВЛЕНИЯ АНАЛОГОВОГО КОМПАРАТОРА -ACSR - (The Analog Comparator Control and Status Register)

Бит7 6 5 4 3 2 10

$08 ($28)IACD I - I ACQ I ACI ACIE ACIC ACIS1 ACIS0 ACSR

Чтение/ЗаписьR/W RRR/W R/W R/W R/W R/W

Начальное значение00000000

•Bit 7 - ACD: Analog Comparator Disable - Запрет аналогового компаратора

При установленном в состояние 1 бите ACD аналоговый компаратор запрещен. Для выключения аналогового компаратора установку данного бита можно производить в любое время. Отключение аналогового компаратора позволяет снизить потребление в активном и Idle режимах. При изменении состояния бита ACD необходимо запрещать прерывание по аналоговому компаратору очисткой бита ACIE в регистре ACSR. В противном случае при изменении состояния бита ACD может произойти прерывание.

•Bit 6 - Res: Reserved bit - Зарезервированный бит

Этот бит в микроконтроллерах ATmega603/103 зарезервирован и при считывании всегда покажет состояние 0.

•Bit 5 - ACQ: Analog Comparator Qutput - Выход аналогового компаратора

Бит ACO связан непосредственно с выходом компаратора.

•Bit 4 - ACI: Analog Comparator Interrupt Flag - Флаг прерывания по аналоговому компаратору

Данный бит устанавливается в состояние 1 в случае формирования компаратором прерывания, определяемого ACIS1 и ACIS0. Подпрограмма обработки прерывания по аналоговому компаратору будет выполняться при установленном бите ACIE и установленном бите глобального прерывания в регистре SREG. Бит ACI очищается аппаратно при выполнении соответствующего вектора обработки прерывания, Бит ACI можно очистить, также, записью во флаг логической 1.

Отметим однако, что при модификации других битов регистра ACSR командами SBI или CBI бит ACI будет очищен, если он был установлен перед этими операциями.

•Bit 3 - ACIE: Analog Comparator Interrupt Enable - Разрешение прерывания по аналоговому компаратору

При установленном бите ACIE и установленном бите глобального прерывания регистра SREG активируется прерывание по аналоговому компаратору. При сброшенном бите ACIE прерывание запрещено.

•Bit 2 - ACIC: Analog Comparator Input Capture enable - Разрешение входа захвата аналогового компаратора

Установленный в состояние 1 бит ACIC разрешает срабатывание функции захвата входа таймера/счетчика1 по переключению аналогового компаратора. В этом случае выход аналогового компаратора подсоединяется непосредственно ко входной цепи логики захвата входа, что обеспечивает использование функций подавления шума и выбора вида срабатывания прерывания по захвату входа таймера/счетчика1. При очищенном бите ACIC соединения нет. Для запуска прерывания по захвату входа таймера/счетчика1 бит TICIE1 в регистре масок прерываний TIMSK должен быть установлен в состояние 1.

•Bits 1,0 - ACIS1, ACIS0: Analog Comparator Interrupt Mode Select - Выбор режима прерывания по аналоговому компаратору

Эти биты определяют характер события компаратора, при котором запускается

прерывание по аналоговому компаратору. Варианты установок показаны в Таблице 25.

Таблица 25. Установки битов ACIS1/ACIS0

Примечание: При изменении состояния битов ACIS1/ACIS0 прерывание по аналоговому компаратору должно быть запрещено очисткой бита разрешения прерывания в регистре ACSR. В противном случае при изменении состояния битов может произойти прерывание.

Аналого-цифровой преобразователь -(Analog to Digital Converter)

Основные характеристики:

•Разрешение 10 разрядов

•Точность ±1/2 LSB

•Время преобразования 70...280 мс

•8 мультиплексируемых каналов входа

•Режимы циклического и однократного преобразования

•Прерывание по завершению ADC преобразования

•Устройство подавления шумов Sleep режима

Микроконтроллеры ATmega603/103 оснащены 10-разрядным ADC последовательного приближения. ADC подсоединен к 8-канальному аналоговому мультиплексору, позволяющему использовать любой вывод порта F в качестве входа ADC. ADC содержит усилитель выборки/хранения, удерживающий напряжение входа ADC во время преобразования на неизменном уровне. Блок-схема ADC представлена на Рис. 46. Для питания ADC используются два отдельных вывода: AVCC и AGND. Вывод AGND должен быть подсоединен к GND и напряжение AVCC не должно отличаться от напряжения VCC более чем на (0,4 В. Способы подключения этих выводов см. в разделе Технология подавления шума ADC.

Внешнее напряжение сравнения подается на вывод AREF и должно быть в диапазоне от 2,7 В до AVCC.

Работа аналого-цифрового преобразователя

Аналого-цифровой преобразователь может работать в двух режимах: режиме однократного преобразования и режиме циклического преобразования. В режиме однократного преобразования каждое преобразование инициируется пользователем. В режиме циклического преобразования ADC осуществляет выборку и обновление содержимого регистра данных ADC непрерывно. Выбор режима производится битом

ADFR регистра ADCSR.

Работа ADC разрешается установкой в состояние 1 бита ADEN в регистре ADCSR. Первому преобразованию, начинающемуся после разрешения ADC, предшествует пустое инициализирующее преобразование. На пользователе это отражается лишь тем, что первое преобразование будет занимать 27 тактовых циклов, вместо обычных 14.

Прерывание по завершению ADC преобразования

Аналоговые входы

Выбор мультиплексора Регистр состояния и ADC (ADMUX) управления ADC (ADCSR)

I II II

11

Регистр данных ADC (ADCH/ADCL)

СО U) 5)

О О О

< < <

1 0-разрядный DAC

ЛОГИКА ПРЕОБРАЗОВАНИЯ

Компаратор выборки/хранения

Рис. 46. Блок-схема аналого-цифрового преобразователя.

и <

<

<

<

<

Преобразование начинается с установки в состояние 1 бита начала преобразования ADSC. Этот бит находится в состоянии 1 в течение всего цикла преобразования и сбрасывается, по завершении преобразования, аппаратно. Если в процессе выполнения преобразования выполняется смена канала данных, то ADC вначале закончит текущее преобразование и лишь потом выполнит переход к другому каналу.

Поскольку ADC формирует 10-разрядный результат, то по завершении преобразования результирующие данные размещаются в двух регистрах данных ADCH и ADCL. Для обеспечения соответствия результирующих данных считываемому уровню используется специальная логика защиты. Этот механизм работает следующим образом: при считывании данных первым должен быть считан регистр ADCL. Как только ADCL считан обращение ADC к регистрам данных блокируется. Таким образом, если после считывания состояния ADCL, но до считывания ADCH, будет завершено следующее преобразование, ни один из регистров не будет обновлен и записанный ранее результат не будет искажен. Обращение ADC к регистрам ADCH и ADCL разрешается по завершении считывания содержимого регистра ADCH.

ADC имеет свое собственное прерывание, которое может быть активировано по завершению преобразования. Когда обращение ADC к регистрам запрещено, в процессе считывания регистров ADCL и ADCH, прерывание будет активироваться, даже если результат будет потерян.

Предварительное деление

ADC работает с тактовой частотой в диапазоне от 50 до 200 кГц. В режиме циклического преобразования для преобразования необходимо 14 тактовых циклов, т.е. преобразование выполняется за время от 70 до 280 мс. В режиме однократного преобразования преобразование выполняется за 15 тактовых циклов. Если тактовая частота выйдет за указанные пределы, то правильность результата не гарантируется. Биты ADPS0 - ADPS2 используются для обеспечения необходимого диапазона тактовой частоты ADC при частоте XTAL свыше 100 кГц.