Опция может называться "ISA 16-bit I/O Wait States". При

этом появляется возможность установить количество тактов ожидания вручную: 0, 1, 2, 3. 16 Bit ISA Mem Command WS

-данная опция по назначению аналогична предыдущей, с той лишь разницей, что она позволяет нужным образом соотнести скорость работы памяти ISA-устройства с возможностью системы записывать/читать из этой памяти. Параметр может принимать значения:

"Enabled" - разрешено, "Disabled" - запрещено.

Опция может называться "ISA 16-bit Mem Wait States". При

этом появляется возможность установить количество тактов ожидания вручную: 0, 1, 2, 3.

Опция может носить и более общий характер - "16-bit Memory, I/O Wait State". И поскольку абсолютно те же задачи необходимо решать для 8-битных операций ввода/вывода, то на это направлена опция "8-bit Memory, I/O Wait State". С помощью этих опций количество тактов ожидания также устанавливается вручную.

AT Cycle Wait State

-по прочтении предыдущих опций данная опция уже не представляет сложности. Вставка дополнительных тактов ожидания в AT-циклах может понадобиться при использовании старых ISA-карт, особенно если они соседствуют с более быстрыми картами расширения. Устаревшая опция. Back to Back I/O Delay

-установка опции в "Enabled" ведет к вставке трех дополнительных AT-тактов в последовательные операции ввода/вывода. Устаревшая опция.

Bus Request when FIFO is

-о FIFO-буферах чуть ниже. А данная опция позволяет отслеживать степень заполненности такого буфера. Если шинный FIFO-буфер заполнен на n%, то шина вынуждена

сигнализировать об этом. Сама опция несколько необычна, столь же нестандартны и ее значения: "75% Full", "50% Full". Если не знать об изложенном, то о чем идет речь в следующей опции? Приведем "сухую" информацию. Опция "Early PCI Bus Request" имеет следующие значения: "Disabled", "2 Bytes Early", "4 Bytes Early", "6 Bytes Early". Уже не так страшно! В данной опции фиксируется остающееся свободное пространство буфера, т. е. устанавливается объем свободной памяти буфера, при достижении которой выдается "request" (запрос). Установка в "Disabled" снимает возможность посылки запроса.

Byte Merge Support

-при стандартных операциях чтения/записи данные, направляемые от центрального процессора к PCI-шине, могут удерживаться некоторое время в специализированном буфере и накапливаться там (аккумулироваться). Для применения такой буферизации данная опция должна быть включена ("Enabled"). Но речь в данном случае идет не просто о разрешении или выполнении каких-то действий, речь идет о механизме (алгоритме), который, кроме всего прочего, реализован также во многих операциях конвейеризации, например, "PCI Pipeline". Такой механизм называется "Byte merging", или, дословно, - "байт слияние".

Если взять, например, техническое описание материнской платы на базе чипсета i430HX, то среди перечисления возможностей данного продукта можно найти такие пункты:

-Write-Back Merging for PCI to DRAM Writes

-8-QWord Deep Merging DRAM Write Buffer

Но сразу необходимо отметить, что не все чипсеты содержат в себе такие буфера "слияния". В более современных системах термин "merging" может отсутствовать вовсе, а речь может идти только о буферах "с отложенной записью", о предварительном "пакетировании", т. п. Вернемся к механизму "слияния". В указанном выше буфере 8- или 16-битные данные "сливаются" до размеров двойного

слова (dword - double word, или 32 бита). Возможности накапливать некий объем данных зависят от размеров такого буфера, размер которого может варьироваться. Далее чипсет направляет данные во внутренний буфер PCI-шины в наиболее благоприятный момент.

Ранее любое расширение возможностей для передачи потоковой информации предназначалось прежде всего для повышения производительности трансляции видеоданных. Но потребность в механизме "byte merging" несколько шире. Речь может идти и о "слиянии" последовательных адресов и их данных в одну "PCI-to-memory"-операцию. А в наименовании вынесенной выше опции как раз и содержится поддержка "byte merging" со стороны всей системы. Возвращаясь к упомянутой "PCI-to-memory"-операции, необходимо отметить значительное повышение производительности с применением "byte merging" для "старых" программных продуктов, осуществлявших циклы записи в видеопамять в виде отдельных байтов. Но такая трансляция, естественно, не поддерживается всеми PCI-графическими картами. И, тем не менее, установка опции в "Enabled" допустима, если при этом не происходит ухудшения видеоряда. Опция может носить множество различных наименований. "Byte Merging" ("Byte Merge") предназначена для системной поддержки, "PCI Write-byte-Merge" (или "CPU to PCI Byte Merge") - для поддержки буферизации в цепочке "процессор - шина PCI". Опция "Word Merge" предлагает нечто большее. Речь уже идет о слиянии в пакеты отдельных слов, но по прежнему о трансляции данных в кадровый буфер. О системной поддержке говорит и опция "Linear Merge". Но при ее включении "слиянию" могут быть подвергнуты только последовательные, т. н. "линейные" адреса процессора. Это физические адреса, начиная с нулевого и заканчивая максимально возможным для данного типа процессора. Данная опция учитывает особенности процессоров Cyrix, и в свое

время была введена в BIOS для поддержки, например, процессоров Cyrix M1/M2.

Приведем названия еще некоторых опций: "PCI Byte Merging", "Write Merging", "PCI Single Write Merge", "Pipelining With ByteMerge", "Write Gathering".

CPU Dynamic-Fast-Cycle

-опция, позволяющая ускорить доступ к ISA-шине. Когда центральный процессор инициирует новый шинный цикл, PCI-шина вынуждена исследовать "адресность" команд на предмет принадлежности информации одному из своих устройств. Если такая принадлежность не определена, инициируется ISA-шинный цикл. Когда опция включена ("Enabled"), доступ к шине ISA ускоряется за счет уменьшения задержек между выдачей процессором оригинальной команды и началом ISA-цикла. Процедурное "упрощение" осуществляется при этом на уровне "северного" моста чипсета. См. также выше опцию "Fast Decode Enable". CPU-to-PCI 6 DW FIFO

-опция включения/отключения специального буфера, позволяющего устройствам обращаться к PCI-шине и считывать до 6 двойных слов (Double Word). Работа с буфером построена по принципу "первым пришел - первым ушел" (First Input - First Output). Естественно, что буферизация передачи информации повышает быстродействие системы, но в таком виде эта опция встречается уже редко.

CPU-to-PCI Bridge Retry

-когда установлено значение "Enabled", контроллер мостовой схемы сможет, взяв на себя инициативу, повторить инициированные процессором циклы записи в PCI-шину. Но должны быть соблюдены определенные условия. При включенном значении опции функции "Passive Release" и "Delayed Transaction" должны быть также включены. При этом речь идет о т.н. "nonLOCK#" PCI-циклах. Что это такое? LOCK# (Bus Lock) - это сигнал монополизации управления шиной. При активном состоянии сигнала во время транзак-

ции блокируется доступ к шине других абонентов. Этот сигнал используется для захвата шины задатчиком, что является одним из процедурных моментов режима "bus-master". Этот сигнал является выходным для процессоров, активно используется на PCI-шине для установки, обслуживания и освобождения требуемого ресурса. Теперь понятно, что "nonLOCK#" PCI-циклы не связаны с захватом шины PCI-устройством. В данном случае задатчи-ком является центральный процессор. Поэтому возможна ситуация, когда PCI-устройство не получило "своей" информации, и она "залежалась" в упоминавшемся выше буфере отложенной записи.

Опция может называться "Host-to-PCI Bridge Retry", а для опции "CPU-to-PCI Bridge Retry" значениями могут быть также "No Retry" и "Retry First". Последнее также говорит о том, что чипсет без инициативы "свыше" сам может переслать задержанные данные в PCI-шину. CPU to PCI Burst Memory Write

- включение данного режима позволяет компоновать (ассемблировать) последовательные циклы записи процессора в пакетные (burst) PCI-циклы записи. Иногда можно встретить в описаниях термин "интерпретация циклов чтения CPU шиной PCI". Это не совсем корректно, поскольку речь идет о предварительной буферизации данных. В противном случае ("Disabled") каждый одиночный цикл записи в PCI-шину будет представлять собой связанную FRAME#-последовательность. Сам процесс формирования пакетов происходит во внутренних буферах PCI-шины с отложенной записью, и, что также немаловажно, без участия процессора. Таких буферов может быть четыре (чипсет Orion, например, содержит как раз 4 таких буфера). При включении ("Enabled") данный режим повышает производительность системы, однако возможны и проблемы, если в системе установлены нестандартные PCI-карты (прежде

всего VGA) или устаревшие карты, не поддерживающие пакетный обмен данными.

Несколько слов о сути пакетного режима и повышении производительности. В обычном режиме на каждое считываемое или записываемое слово выдается отдельный адрес, в блочном режиме адрес выдается на весь пакет данных, затем без задержек непрерывно выполняется серия циклов чтения/записи, что и делает пакетный режим максимально эффективным.

Опция может носить множество названий: "CPU Burst Write

Assembly", "CPU/PCI Burst Mem. Write", "CPU to PCI Burst Write", "CPU-to-PCI Bursting", "CPU-to-PCI Write Bursting", "PCI Burst Write Combine", "PCI Fast Back to Back Wr", "CPU to PCI Read Burst", "PCI Read/Write Burs", "PCI Read/Write Burst", "PCI Write Burst", "PCI Write Burs", "PCI Bursting", "PCI Burst Write", "PCI Burst", "PCI Burst Write

Combining", "PCI Dynamic Bursting", "Dynamic Bursting", "Dynamic PCI Bursting", "PCI Streaming".

Из приведенного множества "похожих" опций несколько последних отчетливо говорят нам о пакетном режиме передачи данных на шине PCI, а это расширяет возможности пакетирования информации, в частности, при обмене данными между памятью и устройствами на шине PCI. И еще одна опция. "PCI Burst Interrupting". А значения ее "Allowed" и "Not Allowed". Столь необычные значения ("раз-решить"-"не разрешить") по сути аналогичны блокировке режима пакетирования или его включению. И напоследок еще одна и совсем необычная опция - "Max. Burstable Range". Этой опцией устанавливается размер непрерывной памяти, адресуемой как единый пакет из PCI-шины, сопровождаемый при этом тем же сигналом FRAME# (рт A34). Параметр имеет два значения: "0.5Kb" и "1Kb".