CPU-to-PCI FIFO Cleaning

-включение данной опции ("Enabled") позволит принудительно очищать упомянутый выше буфер при нарушениях адресации данных, других сбоях. Устаревшая опция.

CPU-to-PCI IDE Posting

-включение данного режима позволяет оптимизировать циклы записи из CPU в интерфейс PCI IDE путем предварительной буферизации. Параметр рекомендуется устанавливать в состояние "Enabled". Может принимать значения: "Enabled" - разрешено,

"Disabled" - запрещено.

Опция может носить название "CPU-to-IDE Posting".

CPU to PCI POST/BURST

-данные, переданные от центрального процессора к PCI-шине, могут быть буферизированы (буферы PCI-шины с отложенной записью - "posted") и собраны в пакеты, или нет. Возможны следующие методы:

"POST/CON.BURST" - буферизация и стандартное пакетирование,

"POST/Agg.BURST" - буферизация и активное пакетирование,

"NONE/NONE" - буферизация и пакетирование не установлены,

"POST/NONE" - буферизация установлена, пакетирование нет.

CPU-to-PCI Read Buffer

-опция включения/отключения специального буфера, позволяющего устройствам обращаться к PCI-шине и считывать до 4-х двойных слов, не прерывая при этом работу процессора. Процессор может работать в это время над другой задачей, что повышает общую производительность. Эта опция должна быть включена обязательно. В отключенном же состоянии буфер не будет использоваться, и циклы чтения процессора не будут заканчиваться до тех пор, пока шина PCI не подаст сигнал о готовности получить данные.

CPU-to-PCI Write Buffer

-во включенном состоянии опции процессор сможет записывать по 4 слова за один такт в буфер записи шины PCI до завершения цикла PCI-шины, т.е. циклы записи в PCI-шину буферизируются, чтобы компенсировать разницу в скоростных характеристиках между CPU и PCI-шиной. Иногда можно встретить информацию, что такой внутренний буфер чипсета построен на микросхеме 82C586B. При установке параметра в "Disabled" циклы записи не буферизируются, и процессор будет находиться в ожидании после каждого цикла записи и до тех пор, пока шина PCI не сообщит процессору о своей готовности к приему данных.

Опция может называться также просто "CPU to PCI Buffer". В этом случае речь идет уже об интегрированной функции с теми же параметрами: включен буфер/отключен буфер.

CPU-to-PCI Write Latency

-опция установки времени задержки перед операцией записи данных из процессора в шину (в тактах системной шины). Установка меньшего значения позволяет увеличить производительность, однако при этом возможно увеличение нестабильности работы системы. Тогда необходимо будет вернуться к большему значению. Возможный ряд значений:

1T, 2T, 3T.

Опция может называться также "Latency for CPU to PCI

write", "CPU-to-PCI Write Delay" или "CPU-to-PCI Write

Waits". Значения последней опции: "0T", "1T". И речь в ней идет о тактах ожидания. Но по смыслу (содержанию) добавить к ней хоть что-либо трудновато.

CPU-to-PCI Write Posting

содержание этой опции, естественно, окажется читателю уже знакомым. Но! В некоторых чипсетах, например, в том же наборе Orion, используются специальные внутренние буферы чтения/записи, которые используются для того, чтобы компенсировать разницу в скоростях процессора и шины PCI. Когда эта опция включена ("Enabled"), данные,

записываемые из процессора в шину, будут вначале буфе-ризироваться (до 4 двойных слов) и записываться тогда, когда процессор будет освобождаться от другой задачи. В отключенном же состоянии ("Disabled" - по умолчанию) циклы записи буферизироваться не будут, и процессору придется все время ожидать окончания предыдущего цикла записи перед началом нового, т. е. пока не закончится обработка запроса в PCI- шину. Такой режим, конечно же, снижает производительность.

Опция может носить множество названий: "CPU-to-PCI Posting", "CPU-to-PCI Write Post", "CPU to PCI post memory write", "CPU/PCI Post Mem. Write", "PCI Posted Write Buffer",

"PCI Post Write", "CPU-to-PCI Post Writes". Последняя

опция может также предложить вариант с установкой времени задержки: "3T", "4T". Такие же значения предлагает и опция "PCI Post Write Timing".

Еще конкретнее на временные характеристики указывает

опция "CPU/PCI Post Write Delay".

В завершение обзора опция "PPro to PCI Write Posting".

Ничего особенного в использовании процессора Pentium Pro нет, только желательно данную опцию запретить, если речь идет о серверной системе.

Delayed Transaction

- (задержанная транзакция на PCI). Присутствие этого параметра в BIOS означает, что на материнской плате есть встроенный 32-битный буфер с задержанной (иногда говорят, отложенной) записью для поддержки удлиненного цикла обмена на PCI-шине. Если этот параметр разрешен, то доступ к шине PCI разрешен во время доступа к 8-разрядным устройствам на шине ISA. Это существенно увеличивает производительность системы, так как цикл такого обращения на ISA-шине занимает 50-60 тактов шины PCI. Если компьютер укомплектован материнской платой, не поддерживающей спецификацию PCI 2.1, этот параметр следует запретить, поскольку данная опция включает режим

совместимости со спецификацией PCI версии 2.1 с одновременным включением в "северном" мосте упомянутого выше специального буфера. Отключение опции может потребоваться и при использовании какой-нибудь старой PCI-карты, не поддерживающей спецификации PCI 2.1. Может принимать значения: "Enabled" - разрешено, "Disabled" - запрещено.

Опция может называться также "PCI Delayed Transaction", "PCI Delay Transaction", "Delayed Transaction Optimization" или "Delayed Transaction Timer" с теми же значениями ("включено"/"отключено").

Опция может называться и "PIIX4 Delayed Transaction" (т. е.

с указанием наименования "моста"), но ее включение также требует поддержки спецификации шины PCI 2.1. Очень похожа на предыдущие, но только по названию, опция "ICH Delayed Transaction". Она "пришла" к нам из чипсетов Intel 810 и более поздних. В этих чипсетах отсутствует привычное большинству наличие конструктивных компонент, "северного" и "южного" мостов, присутствует новая шина. Но если абстрагироваться, то некоторая структурная похожесть все же есть! Процессор через шину соединяется с Graphics Memory Controller Hub. Последний с помощью интерфейса Accelerated Hub подключается к Integrated Controller Hub (ICH). К последнему подключается PCI-шина и вся возможная периферия. Что же мы видим? Привычное место PCI-шины заняла ускоренная шина с 66 МГц, сама же PCI-шина заняла место "ушедшей в прошлое" ISA-шины. Теперь уже для Accelerated Hub, ICH и периферийных каналов надо решать вопросы не только совместной работы, но и производительной работы. Тем более, что такие устройства как клавиатура, мышь, порты, все дисководы подсоединяются к интегрированному контроллеру через высокопроизводительную кэш-память. Остается установить "Enabled".

2.2. Оптимизация работы основной и видеопамяти

CPU Burst Write

опция включения/отключения режима пакетной записи в основную память. В обычном режиме на каждое записываемое слово выдается отдельный адрес, в блочном на весь пакет выдается один адрес. Естественно, что такой режим передачи информации более производителен. Опция может называться "Burst Write Combining" или "Write Combining". CPU-to-DRAM 8 QW FIFO

-в опции речь идет об использовании буфера объемом в 32 байта. Остальное по аналогии см. выше. CPU-to-DRAM Buffer Timing

-выше в опции "PCI-to-DRAM Buffer Timing" мы вкратце затронули временные характеристики обмена с памятью. Естественно, что такой обмен с памятью у центрального процессора происходит быстрее, пусть даже и с предварительной буферизацией. Поэтому и время, затрачиваемое на запись одного слова, на несколько системных тактов меньше: "x-2-2-2", "x-1-1-1". Последнее значение предпочтительнее. Подробнее временные характеристики обмена будут рассмотрены ниже.

CPU-to-DRAM Byte Merging

-см. выше.

CPU-to-DRAM FIFO Cleaning

-см. аналогичное выше.

CPU-to-DRAM Posting

-опция включения/отключения предварительного буфера с отложенной записью. Когда буферизация включена, центральный процессор может инициировать новый цикл запи-

си в память еще до окончания предыдущего цикла. Не все чипсеты содержали в себе такой специализированный буфер, "похвастаться" наличием такого буфера мог разве что чипсет 440LX. Отсюда и ограниченность применения этой опции.

Опция может называться "DRAM Posted Write" или "DRAM

Posted Write Buffer". Gate A20 Option

- (выбор способа включения вентиля линии A20). Параметр позволяет управлять способом включения адресной линии A20, которая отвечает за доступ к памяти, физические адреса которой превышают 1 Мбайт. Стоит напомнить, что 20-разрядная адресная шина (A0 - A19) позволяла адресоваться в пределах первого мегабайта памяти. Если быть более точным, то эта линия отвечает за доступ к первым 64 килобайтам верхней памяти, известным как область HMA (High Memory Area). Доступ к HMA требует управления специальным аппаратным узлом, работа которого может быть блокирована или активизирована. При установке опции "Gate A20 Option" в состояние "Fast" работа линии будет контролироваться специальным набором микросхем на системной плате. Если линия А20 деблокирована, то HMA-область доступна для любой программы, функционирующей в реальном режиме работы процессора. Обычно эта область памяти отдается под MS-DOS, а для деблокирования линии используется драйвер HIMEM.SYS. Может принимать значения:

"Fast" - управление осуществляется чипсетом, что повышает скорость работы,

"Normal" - управление осуществляется через контроллер клавиатуры.

В некоторых версиях BIOS опция может называться "Fast Gate A20 Option", а параметрами будут стандартные "Enabled"/ "Disabled". Иногда в старых версиях BIOS можно встретить опцию с почти романтическим названием